新思科技推出低延迟芯片对芯片控制器 以扩大其在多裸芯

完整的DesignWare片上控制器和PHY IP核解决方案可以大大提高性能，从而实现高性能计算、人工智能和网络SoC中裸芯片之间的高效连接

加利福尼亚州山景城，2021年6月10日/公共关系新闻专线/-

　　本公告要点：

完整的设计软件芯片到芯片IP解决方案，包括控制器、112G USR/XSR和HBI PHY，支持芯片差分和计算扩展。新的芯片到芯片控制器的纠错机制具有重放和可选的前向纠错功能。它可以大大降低误码率，实现可靠的片间链路。低延迟架构支持AMBA CXS和ARM新诗连贯网状网络之间的高效连接。新思科技提供完整的多裸芯片解决方案，利用管芯到管芯ip、HBM IP和3DIC编译器实现系统级封装集成。

Synopsys，Inc .(纳斯达克代码：SNPS)最近宣布推出一款全新的Design Ware管芯到管芯控制器IP核，它与公司现有的112G USR/XSR PHY IP核一起实现了完整的管芯到管芯IP解决方案。这种完整的IP解决方案可以为开发人员提供低延迟、高带宽的端到端连接，以满足高性能计算、人工智能(AI)和网络SoC对更大工作负载和更快数据传输的需求。DesignWare管芯到管芯控制器和PHY IP核是Sisi技术多管芯芯片解决方案的一部分，该解决方案由HBM IP和3DIC编译器组成，可以加速需要高级封装的SoC设计。

Arm基础设施事业部产品管理总监杰夫迪菲里皮(Jeff Defilippi)表示：“互联技术对于下一代高性能、定制化的基础设施SoCs来说，正变得越来越重要。Sisi Technology的DesignWare芯片到芯片控制器具有低延迟和对AMBA CXS的本机支持，可轻松与Arm Coherent Mesh Network集成，为我们的普通客户提供多芯片ip解决方案，并为下一代基础架构计算提供更高的可扩展性和可操作性选项。”

DesignWare管芯到管芯控制器具有纠错机制，如可选的前向纠错和循环冗余校验，以实现更高的数据完整性和链路可靠性。DesignWare管芯到管芯控制器的灵活配置支持AMBA CXS和AXI协议，可以实现连贯和不连贯的数据通信，从而很容易集成到基于arm的SoC和其他高性能SoC中。DesignWare管芯到管芯控制器支持高达1.8Tb/s的PHY带宽，并可以实现强大的管芯到管芯连接，以满足SoC对高性能计算的需求。

思思科技IP营销与战略高级副总裁约翰科特(John Koeter)表示：“在芯片拆分和分解的趋势下，需要超短和超短距离链路来实现芯片之间的高数据速率连接。思思科技完整的DesignWare端到端IP解决方案提供超低延迟控制器和高性能PHYS，已被许多客户采用，帮助开发人员放心地将高质量的IP集成到多裸芯片SOC中。将集成风险降至最低。”

新思技术的宽设计软件IP核组合包括逻辑库、嵌入式存储器、io、PVT监视器、嵌入式测试、模拟IP、接口IP、安全IP、嵌入式处理器和子系统。为了加快原型设计、软件开发和将IP核集成到芯片中，思思科技IP加速计划提供IP原型设计套件、IP软件开发套件和IP核系统。我们在知识产权质量和全面技术支持方面的广泛投资可以帮助设计师降低集成风险，加快上市时间。

　　供货情况和资源

设计软件芯片到芯片控制器的知识产权已提供给早期采用者。目前，新思科技的design ware管芯对管芯usr/xsr phy IP核已经推出适合12nm、7nm、5nm工艺的产品，计划推出3nm工艺的产品。适用于7纳米和5纳米工艺的HBI PHY IP内核现已上市。