如何解决高频器件高速电路板设计的信号完整性问题？

在本文中，我们将回顾边界扫描标准在早期可测性设计阶段的使用，以增强可测性并优化您的测试策略。

你是否面临高工作频率器件下高速电路板设计的信号完整性问题？

由于高速走线的阻抗灵敏度，不可能增加测试探头。

没有这些测试探针，就不可能完全测试组件的互连。更小和更高复杂性的电路板，电子复杂性的增加增加了电子电路板的密度，并减少了用于增加测试接入点的空间。

遵循边界扫描的测试性设计准则将帮助您解决上述问题。

什么是可测性设计或可测性设计？

它是一个影响组件或系统设计的概念，从而促进最大程度的测试和诊断最大的缺陷。

o包含设计附带的测试电路。

o基于边界扫描标准IEEE 1149.1

o最大化缺陷检测的测试工具和方法

DFT概念的跨度？

设备级到系统级

器件级密度泛函理论

是系统的基本模块，一个经过深思熟虑的DFT架构总会带回质量确定性的实现。

越来越多的芯片供应商提供支持边界扫描的芯片。

设备离散傅立叶变换——在IEEE 1149.1中

启用设备之间的缺陷检测

通过启用IEEE 1149.1设备，可以基本实现，并且可以检测与其他设备连接的数字节点的电路板上的结构缺陷。

受检测组件的输入输出引脚限制

上面只有节点互连类型。

设备级离散傅立叶变换检测组件

内部缺陷

芯片内部缺陷检测？

基本边界扫描单元可用于检测芯片中节点的故障。

用于内部缺陷检测的基于阵列和基于扫描的测试架构。

基于扫描的测试逻辑，以BIST(内置自测)的形式，使得测试更加有效和普及，可以在产品生命周期的任何阶段随时使用。

内建自测试使测试生成和应用程序具有成本效益。这使得增加组件的测试覆盖率成为可能。

增加所需的片上系统和系统级封装设计，以及在生命周期的多个阶段(从芯片测试到系统测试)利用灵活测试方法的架构。

通过在不同阶段提供测试的灵活性，知识产权可以很容易地重用到不同的SOC。

在组件上启用DFT将有助于确保芯片无缺陷。

电路板密度

如果有，最后一步是选择IEEE 1149。x来启用组件所需的功能。

设计团队必须定义支持JTAG的组件，以补充其功能需求和规范。

采购团队对符合IEEE 1149.1标准的新元器件进行认证，有利于良好DFT的有效流程。

将具有相同逻辑电平的芯片连接在一起。

良好做法：

相同逻辑的组件链接在一起。

最好将电源管理芯片排除在边界扫描链之外，因为这可能会影响测试期间电路板的稳定性。

在复杂设计中，使用CPLD作为扫描路径链接器将在测试中提供更好的边界扫描链管理和灵活性。

各电路的扫描路径(CPU块、数据处理块、IO管理、内存等。)将有助于独立控制TAP信号。

由多个板组成的系统的动态配置使得边界扫描链可以在所有板堆叠后作为一个系统进行测试。

检测由板对板连接器问题引起的任何缺陷。

对于多板配置可编程组件，提供了在产品生命周期的任何阶段运行测试的选项。

o室内环境测试

o部署后的现场测试

离散傅立叶变换对测试策略的影响

从设备级到系统级的良好DFT可以在产品生命周期的任何阶段提供测试灵活性。

在电路板或系统的设计阶段，早期边界扫描电路设计审核可以确保：

在过程的早期识别缺陷。

最大限度地检测缺陷并减少误判。

降低报废成本，从而增加投资回报。